565ру: DRAM refresh

Я привык к термину "регенерация", потому что обновлением можно назвать и обычный цикл записи и непонятно, что конкретно имеется в виду.

Все части адреса конечно защелкиваются на входе в микру. В случае CAS части адреса - в момент спада сигнала CAS + время tCAH (или, по-нашему, tу.а.CAS). Дальше адрес может как угодно меняться - на диаграммах это показано заштрихованной частью.

В случае, если регенерация идет без CAS (как в модулях ДопОЗУ), то вторая часть адреса просто игнорируется.

Нет, в исправной микросхеме так быть не может. В микросхеме ОЗУ есть матрица запоминающих ячеек. Когда подается сигнал RAS, происходит подключение определенной строки в матрице к массиву усилителей чтения. Усилителей чтения столько же, сколько колонок в матрице.

Само по себе чтение в динамическом ОЗУ - разрушающее. То есть, после того как конденсатор запоминающей ячейки через шину колонки подключится к усилителю чтения, весь его заряд будет потерян, потому что емкость шины в десятки раз больше, чем емкость этого конденсатора. Поэтому при каждом чтении информация тут же заново записывается обратно в ячейку (это происходит со всеми ячейками выбранной строки).

Когда подается сигнал CAS, то через мультиплексор просто выбирается выход соответствующего усилителя чтения. Соответственно, никакого "перебегания" битов между колонками быть не может.

Я думаю, тут большее значение имеет длительность сигналов, а не их сочетание.
Обычный цикл чтения внутри микросхемы имеет 4 фазы: презаряд, считывание, усиление и восстановление.
Сигналы для включения этих фаз генерируются из одного сигнала - RAS. Причем три последних фазы формируются при низком (активном) уровне RAS. Если длительность RAS сильно сократится, то первой сломается фаза восстановления, когда все конденсаторы в ячейках строки перезаряжаются. При этом информация, скорее всего, будет испорчена.

Сигнал CAS вряд ли что-то может сломать. При высоком уровне RAS в РУ3, РУ5, РУ6 он просто игнорируется. А при низком - он отвечает только за выбор колонки и появление сигнала данных на выходе. Так, кстати, режим FAST PAGE работает: когда номер строки зафиксирован, можно "мигать" CAS-ом и подавать на адресные входы только новые номера столбцов.

Самый сложный вопрос - что будет, если CAS активен до прихода RAS. Подозреваю, что поскольку установка RAS разрешает прохождение сигнала CAS, то микруха решит, что оба сигнала перешли в активный уровень одновременно. Дальше она, скорее всего защелкнет то, что есть на адресных входах в регистр номера колонки, а номер строки использует тот, что остался с последнего обращения. Короче, будет чтение со странного адреса.

Мне кажется, тут разработчики девятки оказались сами себе злобные Буратины. На выходе ПЗУ в момент смены адреса всегда будут иголки, поскольку времена выборки ячеек отличаются. И объединяя сигнал RAS с выходом ПЗУ - они обеспечили себе запас проблем на будущее.

Кстати, посмотрел на формулы, которые LeoN получил, и подумал, что такие же глюки с разрушением памяти можно еще получить дергая не вовремя сигналы блокировки ОЗУ и ПЗУ.

И, главное, непонятно, зачем вообще было блокировать RAS? Ведь ОЗУ отделено от шины данных выходными регистрами. Ну было бы при обращении к портам ввода/вывода чтение по левому адресу. При заблокированных регистрах оно никому бы не помешало. А сигнал записи и так блокируется через бит D1 того же ПЗУ.

> Сохранность данных обеспечивается за счёт регенерации дисплейным контроллером. Если же данные портятся, то однозначно за счёт протухшего RnW...

R/!W проверялся тремя способами:

1) Логический анализатор, порог 1.5 в, разрешение до 2.5нс (400 МГц), непосредственно на микрухах DRAM (пин 3).
2) Осцилограф, максимальная частота 60 МГц.
3) Просто замыкал коротким проводом пин 3 на пин 8.

Как ещё можно проверить стабильность !W ?

Также снял несколько дампов по всем пинам DRAM при нормальной работе системы и когда данные портятся. Написал парсер, который проверил время рефреша (кстати, любопытно оно там идёт: нерегулярно и зависит от видеорежима. Есть довольно короткие интервалы и довольно длинные. Но за 2 мс не выходит, даже к 1 мс не приближается) и порядок CAS и RAS.
Когда память портиться, видно нарушение именно !RAS. Откуда оно берётся - очевидно.